UVM方法學在核安全級可編程邏輯仿真驗證中的應用檢視原始碼討論檢視歷史

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UVM方法學在核安全級可編程邏輯仿真驗證中的應用核電DCS系統中大量應用CPLD及FPGA產品，可編程邏輯產品的仿真驗證是保證產品質量的重要環節。本文不同於傳統的驗證方法，首次將UVM驗證方法應用於核安全級DCS產品可編程邏輯驗證。採用獨立開發的測試IP，通過靈活復用，為搭建仿真測試環境帶來方便，簡化了過程。採用受約束隨機激勵及自動檢查保證測試的準確性及充分性，避免單純用人工檢查，在保證覆蓋率指標的基礎上，提高了測試自動化水平。目前，此方法已經用於DCS系統通信路由以及優選裝置的邏輯驗證。

關鍵詞：UVM方法學；核安全級；可編程邏輯；仿真驗證

案例背景介紹

1、 前言

FPGA及CPLD在核電DCS領域被大量應用。可編程邏輯產品的驗證是保證產品安全性、正確性的重要環節。針對可編程邏輯產品，採用行為仿真是保障產品安全性的重要驗證方法。當前對於核電DCS可編程邏輯產品仿真常用的方法是先根據測試大綱編寫測試用例，所有測試用例專家評審通過後，通過編寫定向測試激勵進行功能仿真。這種方法的局限性是針對每個測試用例都要重新編寫測試環境，測試代碼的更改量大，可復用性不高。

UVM (Universal Verification Methodology)是ASIC領域新興的一種驗證方法，主要用於IC芯片驗證。它是一種面向對象的方法，由於它具備良好的可復用性及靈活性，UVM已經廣泛用於國內外眾多芯片廠商。本文介紹UVM方法在DCS系統可編程邏輯產品驗證中的應用。在通信路由板卡的可編程邏輯驗證工作中引入UVM驗證方法，在能保證與傳統方法同等覆蓋率指標的基礎上，提高了Testbench的復用性及驗證效率。

案例實施與應用情況

2、 UVM簡介

UVM是IC驗證業界一種新興驗證方法學，它的特點是面向對象，可復用性、擴展性好。採用UVM進行驗證工作的主要優點為：

（1）UVM Testbench為模塊化結構，便於驗證組件復用。既可橫向復用，供其它項目使用；也可縱向復用，滿足同項目中更高層級的集成。

（2）UVM為達到覆蓋率驅動（CDV）提供了最佳的框架。覆蓋率驅動結合受約束隨機激勵、自動檢查以及覆蓋指標，可節省驗證時間。

（3）採用UVM方法學便於測試維護，在不修改Testbench情況下，通過修改testcase的方式來改變測試用例，提高測試靈活性和效率。

2.1　UVM測試平台TestbenchUVM

測試平台由可復用的驗證組件（verification component）構成。驗證組件是封裝的、易用的可配置驗證環境，用於進行子模塊設計、接口協議等驗證。這些驗證組件存儲於驗證人員的自開發IP組件庫中，它們可以被方便的使用，在需要時根據驗證人員的需求可靈活復用於多種驗證環境，快速搭建起所需要的測評平台。

圖1展示了一個驗證環境，它由兩個agent和一個vi r tualsequencer構成。每個agent驗證組件遵循一致的架構，由完整的激勵、檢查、覆蓋率統計單元集合而成。驗證環境具有多路sequence機制（virtual sequencer），它將不同接口的時鐘及數據同步，實現對測試環境的控制及信號激勵。

2.2　UVM 類庫

UVM類庫以基類形式為創建新的驗證組件提供標準化的可派生模板。這種類似於積木的基本構件，用戶可快速開發可復用的架構、更優的驗證組件及驗證環境。常用的UVM類庫主要基於兩個典型的基類派生出來。uvm_component，用來搭建testbench架構； uvm_transaction，用於激勵產生及分析。uvm_object是其共同的基類，提供uvm類的基礎服務功能，例如類的創建、拷貝、克隆、顯示、比較等。