电平触发器查看源代码讨论查看历史
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当触发器的同步控制信号E为约定“1”或“0”电平时，触发器接收输入数据，此时输入数据D的任何变化都会在输出Q端得到反映；当E为非约定电平时，触发器状态保持不变。鉴于它接收信息的条件是E出现约定的逻辑电平，故称它为电位触发方式触发器，简称电位触发器。
- 中文名:电平触发器
- 外文名:Level Trigger
- 别 名:钟控触发器
- 学 科:集成电路
- 有关术语:触发器
- 目 的:协调各部分的动作
简介
在数字系统中，常要求某些触发器于同一时刻动作，即同步。为此，引入触发信号对它们进行控制，使这些触发器只有在触发信号变为有效电平后，才能按输入的置1或置0信号置成相应的状态。称这个触发信号为时钟信号（Clock），记为CLK。要求多个触发器同时动作时，就用同一个CLK作为同步控制信号。电平触发RS触发器也称同步RS触发器。由两部分构成：由与非门G1、G2组成的RS锁存器和由与非门G3、G4组成的输入控制电路。为协调各部分的动作，常要求某些触发器于同一时刻动作。为此，必须引入同步信号，使这些触发器只有在同步信号到达时才按输入信号改变状态。通常把这个同步信号叫做时钟脉冲，或称为时钟信号，简称时钟，用CP（Clock Pulse）表示。同步触发器又称为“钟控触发器”，即时钟控制的电平触发器。电位触发器具有结构简单的优点，常用来做锁存器。动作特点如下：
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（1）只有当CLK变为有效电平，触发器才能接受输入信号，并按照输入信号将触发器的输出置成相应的状态。（2）在CLK=1的全部时间里，S和R状态的变换都可以引起输入状态的改变。在CLK回到0以后，触发器保存的是CLK回到0以前瞬间的状态。
根据上述的动作特点可以想象到，如果在CLK=1期间S、R的状态多次改变发生变化，那么触发器输出的状态也将发生多次翻转，这就降低了触发器的抗干扰能力。
同步RS触发器与时钟信号
在实际的数字系统中往往包含大量的存储单元，而且经常要求他们在同一时刻同步动作，为达到这个目的，在每个存储单元电路上引入一个时钟脉冲（CLK）作为控制信号，只有当CLK到来时电路才被“触发”而动作，并根据输入信号改变输出状态。把这种在时钟信号触发时才能动作的存储单元电路称为触发器，以区别没有时钟信号控制的锁存器。触发器的电路图由逻辑门组合而成，其结构均由R-S锁存器派生而来（广义的触发器包括锁存器）。触发器可以处理输入、输出信号和时钟频率之间的相互影响。
RS触发器是构成其它各种功能触发器的基本组成部分。又称为基本RS触发器。结构是把两个与非门或者或非门G1、G2的输入、输出端交叉连接。与常规RS触发器相比，同步RS触发器多出一个端子，称为时钟信号输入端支结构可以使同步RS触发器根据时钟脉冲时序改变输出状态。当输入端(S、R)状态发生变化.同时只有时钟信号输入端有方波信号时，同步RS触发器状态才会发生改变。即在时钟脉冲下降沿时，触发器才会按照输入状态改变输出状态,反之亦然 [1] 。上升沿触发器是在时钟信号由低电平变为高电平(即方波脉冲的上升沿)时根据输信入号状态改变输出状态，而下降沿触发器是在时钟信号由高电平变为低电平(即方波脉冲的下降沿)时根据输入信号状态改变输出状态，采用边沿触发方式可以有效防止触发电路发生振荡。
时钟信号是时序逻辑的基础，它用于决定逻辑单元中的状态何时更新。时钟信号是指有固定周期并与运行无关的信号量，时钟频率（clock frequency,CF）是时钟周期的倒数。时钟边沿触发信号意味着所有的状态变化都发生在时钟边沿到来时刻。在边沿触发机制中，只有上升沿或下降沿才是有效信号，才能控制逻辑单元状态量的改变。至于到底是上升沿还是下降沿作为有效触发信号，则取决于逻辑设计的技术。
同步是时钟控制系统中的主要制约条件。同步是指在有效信号沿发生时刻，希望写入单元的数据也有效。数据有效则是指数据量比较稳定（不发生改变），并且只有当输入发生变化时数值才会发生变化。由于组合电路无法实现反馈，所以只要输入量不发生变化，输出最后最终会是一个稳定有效的量。
触发器
触发器是能够存储一位二值信号的基本单元电路，在外触发下，两个稳态可相互转换。它是构成时序逻辑电路的基本单元电路。触发器有三个基本特性：有两个稳态，可分别表示二进制数码0和1，无外触发时可维持稳态；外触发下，两个稳态可相互转换（称翻转）；有两个互补输出端。触发方式有3种：电平触发、脉冲触发和边沿触发。按照电路结构形式的不同分为：基本SR触发器、主从触发器、维持阻塞触发器、CMOS边沿触发器等；按照触发器逻辑功能的不同分为：SR触发器、JK触发器、T触发器、D触发器等；按照存储数据的原理不同分为：静态触发器和动态触发器。
视频
同步（电平)触发器